Porta parallela - Interfaccia Temporizzazioni - Giobe®2000 - Assembler - Assembly - centronics 378 278 input output epp ecp spp

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Porta Parallela

| Interfaccia Hardware | CARATTERISTICHE SPP 3/4 [33 di 166]

| Sempre con riferimento all'interfaccia Centronics originale SPP:

Le 4 linee di output del Registro 037AH/027AH

| 3 linee su 4 (pin 1, 14 e 17) sono TTL di tipo Open Collector, uscite di altrettanti inverter dell'integrato 74LS06 (contenente 6 inverter O.C.) mentre la rimanente (sul pin 16) è l'uscita di uno dei 4 buffer non invertenti tri-state dell'integrato 74LS125.
| naturalmente le prime 3 hanno il dovuto resistore di pull-up di 4.7 kOhm, collegato internamente al polo positivo dell'alimentazione (+5 Volt). L'insieme uscita-resistore assicura una corrente erogata di circa 1 mA con pull-up di 4,7k collegato a +5 Volt e assorbimento fino a 7 o 8 mA.
| la rimanente linea ha caratteristiche elettriche di tipo TTL LS (eroga fino a 2,6 mA con tensioni comprese tra +2,4 e +4,2 Volt e assorbe fino a 24 mA con tensione tra +0 e +0,8); il collegamento del suo controllo tri-state al suo ingresso e la presenza del resistore di pull-up di 4.7 kOhm in uscita rende "trasparente" la presenza di questa porta, dal punto di vista logico (con 1 in ingresso sarebbe in alta impedenza, ma il pull-up assicura l'1 anche in uscita; con 0 in ingresso il livello passa senza problemi anche in uscita).
| da notare che il Registro 037AH/027AH è, in sostanza, realizzato con i 4 bit erogati vengono anzitutto memorizzati su di esso; dei 2 bit disponibili uno rimane inutilizzato mentre l'altro è usato per controllare l' abilitazione a interrompere la Cpu sulla linea IRQ7
| si può notare che è possibile anche la lettura di queste 4 le linee d'uscita, ovviamente per soli fini diagnostici; a partire dai pin del connettore (cioè a valle dei rispettivi buffer) esse sono internamente riportate in ingresso sulle linee ancora libere dell'integrato 74LS240, l'ottuplo buffer invertente tri-state utilizzato come Registro di input 0379H/0279H.

lo stato dei 4 pin 1, 14, 16 e 17 può dunque essere letto rispettivamente sui bit0, 1, 2 e 3 di questo registro (naturalmente con logica invertita, data la natura invertente del 74LS240, escluso lo stato del pin 16 invertito 2 volte per mantenere la logica usata in uscita).

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