Porta parallela - Software ASM - Giobe®2000 - Assembler - Assembly - centronics 378 278 input output epp ecp spp

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Porta Parallela

| Applicazioni Software | PROGETTO n° 06 - 12/12 [99 di 166]

Analisi del Problema · Analisi del Codice · Procedure importanti · Schema interfaccia · Descrizione dello schema

Porta Parallela - INPUT di Dati a 8 bit - Uso di un convertitore ADC0804

Descrizione dello schema [2 di 2]

| Per affrontare il progetto con sicurezza è assolutamente necessario conoscere i tempi di lavoro del convertitore, cioè la sequenza temporale dei segnali da generare per ottenere il servizio desiderato, descritta dettagliatamente nelle pagine dedicate al convertitore ADC0804

Vediamo di riassumere le temporizzazioni principali riferite alla fase di Inizio Conversione:

| il segnale CS viene forzato a 0 nel momento (asincrono) in cui si desidera dare inizio al processo.
| poco dopo (o contemporaneamente) viene attivato (cioè posto a 0) anche il segnale W, effettivo segnale di start per l'ADC; per assicurare che il dispositivo ne sia consapevole esso deve essere mantenuto a 0 almeno 100ns.
| quando l'impulso di partenza viene tolto (cioè quando W viene riportato a 1, dopo almeno 100ns dalla sua attivazione) può essere tolto (cioè riportato a 1) anche CS.

| L'effetto combinato di questi 2 segnali produce l'attività dell'ADC: poco dopo (circa 450ns) la linea di INTR viene comunque alzata (se già non era a a 1) per segnalare che il convertitore sta per passare dallo stato d'attesa a quello di busy, nel quale sarà appunto occupato alla conversione in binario del livello di tensione ad esso sottoposto.
| dal momento in cui parte la conversione (cioè a partire dal fronte di salita del segnale W) è previsto un effettivo tempo di conversione da un minimo di 103 µs ad un massimo di 114 µs.
| L'evento è comunque segnalato dall'attivazione della linea di INTR: quando questa linea passa a 0 il dato è stabilmente disponibile sul latch interno del dispositivo, in attesa di essere messo sulle 8 linee d'uscita con il comando di lettura.
| Naturalmente la lettura del dato non è condizione che possa impedire una successiva conversione: che il dato sia stato letto (INTR a 1) o meno (INTR a 0) se viene riproposta la sequenza CS-W descritta poco fa, nei tempi previsti il vecchio dato viene sostituito dal nuovo...

La fase di lettura del valore digitale generato dall'ADC può (ma non deve, sebbene la cosa sia improbabile..) essere messa in atto con la seguente sequenza d'eventi:

| lo stato del convertitore deve essere letto interrogando (polling) la linea di INTR: quando questa linea passa a 0 il dato è pronto.
| non esiste limite di tempo per leggerlo: quando si ritiene giunto il momento si attiva (cioè si forza a 0) la linea RD insieme al segnale CS attivato (cioè posto a 0) solo qualche istante prima.
| dopo circa 135 ns il dato viene trasferito sulle otto linee d'uscita (fino a questo momento in alta impedenza), dal latch interno; da questo istante ogni momento è buono per leggere il dato attraverso il Registro d'ingresso 0379H/0279H della porta parallela, con l'intercessione del selettore 74LS157.
| dopo circa 300 ns il converter provvede a ripristinare la linea INTR, riportandola a 1.
| dopo aver letto il dato bisogna disattivare (cioè per portare a 1) il segnale di lettura, RD (e naturalmente anche CS); il costruttore suggerisce di attendere almeno 8 cicli di clock (cioè almeno o di 12,5 µs con clock a 640 kHz) per garantire che il prossimo controllo sul segnale di INTR sia attendibile.
| NB: si può ipotizzare che la lettura avvenga sul fronte di salita del segnale RD: dopo 125 ns da questo istante le 8 linee d'uscita tornano in alta impedenza e il ciclo si può ritenere concluso.

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